| 用VHDL语言设计延时电路
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用VHDL语言设计延时电路时一般用计数器或计数器的级联来实现。
下面以一个实例来说明如何实现任意时间量的延时。
在5 MHz时钟CLK控制下对同步信号SYNC进行N延时(SYNC脉冲宽度为2 μs，脉冲重复频率为1...... |
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| VHDL实现多路彩灯控制器
| 关注: 2013-08-27 |
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本文介绍应用美国ALTERA公司的MAX+Plus II平台，使用VHDL硬件描述语言实现的多路彩灯控制器。一、多路彩灯控制器设计原理
设计一个彩灯控制程序器。可以实现四种花型循环变化，有复位开关。整个系统共有三个输...... |
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| VCS仿真指南
| 关注: 2013-08-27 |
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VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,再调用仿真.
Vcs包括两种调试界面:Text-based:Command Line Interf...... |
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| JTAG控制电路的应用与研究
| 关注: 2013-08-27 |
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| 所有逻辑器件的厂商生产的器件都支持JTAG 加载电路, 它是一种通用的加载电路. 几乎所有的逻辑工程师或硬件开发工程师都曾被这种简单的JTAG 控制电路困惑过. 本人通过多次的现场应用,把JTAG电路的应用技巧总结如...... |
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| 从配置PROM/FLASH读取用户数据
| 关注: 2013-08-27 |
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前沿
在FPGA设计中，配置PROM（如18V00系列）/FLASH（XCF00系列）主要的功能是存储FPGA设计，然后在上电之后，自动将设计装载到FPGA当中。在有些时候，FPGA设计并未全部将配置PROM/FLASH的存储单元全部占用，因此，未被占用的单元就...... |
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| verilog综合小结
| 关注: 2013-08-27 |
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一：基本
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射 连续性赋值：assign
连续性赋值语句逻辑结构上就是将等式右边的驱动...... |
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| 有限状态机编码技巧
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状态机的编码
a、状态机的编码。Biary、gray-code 编码使用最少的触发器，较多的组合逻辑。而one-hot编码反之。由于CPLD 更多的提供组合逻辑资源，而FPGA 更多的提供触发器资源，所以CPLD多使用gray-code，而FPGA多使用one...... |
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| MICROBLAZE的调试方法介绍
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MICROBLAZE是XILINX提供的采用大端存储系统、指令和数据采用哈佛结构的32位软核，可在SPARTAN2，3和VIRTEX系统上运行，现对其调试方法做一个简单介绍，希望对有兴趣这方面开发的人有所帮助。
XILINX提供的调试环境...... |
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| Microblaze 与Chipscope pro
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| 随着FPGA规模的不断增大，其封装形式大多向球形方式转移，这样使得传统的探针方式监测信号变得越来越困难。Chipscope pro是一种片内逻辑分析工具，它能通过JTAG口，将FPGA内部信号实时读出，传入计算机进行分析。它的基本...... |
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| Spartan-3配置接口
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1） 接口电压
a..配置口和JTAG接口采用LVCOMS25标准，最小驱动为12毫安，快速翻转率。
b..这些用于配置的I/O口和用户I/O一样可以承受3.3V输入
c..用户I/O/配置双用管脚（如Din）采用Vcco供电，专用管脚采用Vccaux供电。2） 采用...... |
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| 异步FIFO结构
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设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。
一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理...... |
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| 编写testbench的总结
| 关注: 2013-08-27 |
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激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wi...... |
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