全文 2．3 S模式奇偶与地址
S模式P6数据位的最后奇偶24 b信息通过改进的循环冗余(CRC)编码来计算，其多项式如下：
奇偶性在发射端计算，并与24个比特位飞机地址加入到信息中。在接收端，奇偶性再次被计算，并与信号中的奇偶和地址信息做比较，这样可以确定信息是否发送无误。多项式G(x)有助于错误探测和纠正，可以利用移位寄存器来实现，其电路如图4所示。前32个比特位(或长S模式的88个比特位)无修改地发送，但在其发送时，会在移位寄存器反馈端乘以G(x)。对于最后循环反馈端探测信息的最后24 b会被断开，并由24 b地址比特位代替。其结果就是信息的最后24 b包含了24 b的奇偶区域，并与飞机地址相加再乘以G(x)。
3 编码器设计流程
编码器的FPGA设计流程图如图5所示。首先提取雷达控制界面的控制命令，判断出询问模式和询问方式(询问交替方式)。结合S0产生原理和雷达询问距离理论，用计数分频编码产生S0同步信号。
若是常规模式，在S0同步信号沿触发下，按照软件控制界面不同的控制命令，分别编码产生周期性的6种单模式(见表1)询问信号；并且产生对应的周期性提取信号，结合交替模式产生相应的编码信号。
若是S模式询问，设计流程是：首先产生S模式的前导脉冲P1，P2和数据位同步信号P5，然后判断是短S模式(P5数据位56 b)，还是长S模式(P6数据位112 b)，再调用XCV600E内部的双口RAM IPcore模块进行数据采集，对s模式最后24 b的飞机地址数据位进行奇偶地址校验编码，校验规则如图4所示。之后再对校验结果进行DPSK调制编码，然后按照S模式的信号格式，在数据同步位信号P5 (见图3)控制下，产生S模式询问信号。
4 询问信号的仿真波形
4．1 常规模式1：1：1交替询问信号的仿真波形
首先是同步触发信号S0的产生，由雷达显控界面人工操作改变，对应二次雷达监视的范围不同而具有不同的周期。一般S0的周期有2．5 ms，3．5 ms，0．000 9 ms 。
当S0的周期为3．5 ms时，其仿真结果如图6所示。XCV600E的FPGA时钟为40 MHz，产生周期性的S0信号。采用计数4倍、8倍、1O倍分频产生各模块所需的时钟。如果改变S0的周期，可用类似的方法产生；其次是三三交替询问模式的产生。如图6所示，在询问控制界面中，任选6种常规模式中的3种。在同步编码信号S0的上升沿进行触发，在第一个S0周期内产生询问模式mode_1，第二个S0周期内产生询问模式mode_2，第三个S0周期内产生询问模式mode_3 A，第四个S0周期内产生询问模式mode_1。按此规律周期性的产生即为三三交替询问模式。其中，S1_revert，S2_revert， S3_revert是循环状态机产生的周期性提取信号，分别周期性提取mode 1，mode 2，mode 3 A的编码信号，其他单模式的编码产生方式类似。
4．2 S模式CRC校验编码和译码仿真波形
依据S模式询问机编码器的P5位奇偶地址校验的多项式电路规则(见图4)，应用Matlab软件建立24个D触发器组成的移位寄存器进行仿真。如图7所示，仿真结果中以P5。为56 b为例，data为原始的P6数据信号，data为 “11111111101101010011010100100000011011111101001100001000”序列。其中，最后24 b表示飞机地址(初次获得飞机地址是由“全呼询问”获得该校验是“点名询问”方式)；encode为校验输出，其序列为 “11111111101101010011010100100000000101101010000100110000”；然后把encode作为输入按照应答器解码电路进行译码，译码结果为decode。由此发现译码结果与原始输入数据相同，保证了校验编码设计的正确性。
5 结 语
利用FPGA的高速运算能力和IPcore技术设计高性能的二次雷达地面询问编码器，不但在数据采集、信号编码时具有自适应性和可控性，而且解决了雷达信号的实时性问题，完成了多种复杂信号处理的单片FP-GA集成，有效地解决了小电路板尺寸与大存储空间的矛盾，从而提高了系统的集成性，进一步节约了资源。同时利用“软件显控界面+FPGA+MCU”结合的架构技术使之更容易成为微型系统。
