| testbench书写过程
| 关注: 2013-08-27 |
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各种文件的说明： Netlist Files：HDL code合成後出的.v，或是比路跑HSPICE的.sp Stimulus Files：HDL的testbench.vvalue change dump成.vcd，.vcd再VTRAN成vector file (.vec)
.vec 是用netl...... |
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| 怎样写testbench
| 关注: 2013-08-27 |
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本文的实际编程环境：ISE 6.2i.03
ModelSim 5.8 SE
Synplify Pro 7.6
编程语言 VHDL
在ISE 中调用ModelSim 进行仿真一、 基本概念和基础知识
Testbench 不仅要产生激励也就是输入，还要验证响应也就是输出。当然也...... |
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| 基于FPGA的IIR数字滤波器的快捷设计
| 关注: 2013-08-27 |
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IIR数字滤波器在很多领域中都有着广阔的应用。与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得较高的选择性，而且所用存储单元少。经济效率高。一个N阶IIR数字滤波器的系统函数为：
其线性常系数差分...... |
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| Cadence产品的介绍
| 关注: 2013-08-27 |
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Cadence公司是一家eda软件公司。成立于1988年。其主要产品线从上层的系统级设计到逻辑综合到低层的布局布线，还包括封装、电路版pcb设计等等多个方向。下面主要介绍其产品线的范围。1、板级电路设计系统。
包...... |
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| Xilinx ISE 使用入门
| 关注: 2013-08-27 |
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1、ISE的安装
现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求
ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综...... |
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| 让Verilog仿真状态机时可以显示状态名
| 关注: 2013-08-27 |
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| Situation: 我们平时使用Verilog进行状态机编码时，通常使用parameter对状态名进行定义，这样写Case语句的时候就不会对这一串10摸不着头脑。可是通常这样做的话，在Modelsim里看到的还是一串10，使排错非常困难，特别是在用On...... |
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| 利用有限状态机控制A/D采样
| 关注: 2013-08-27 |
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1 状态机的基本结构和功能
状态机是一类很重要的时序电路，是许多数字电路的核心部件。状态机的一般形式如图1所示。除了输入信号、输出信号外，状态机还包括一组寄存器，它用于记忆状态机的内部状态。状态机寄存器的...... |
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| Xilinx DCM的使用
| 关注: 2013-08-27 |
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| 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以...... |
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| 如何计算FPGA设计频率
| 关注: 2013-08-27 |
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| 我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题.对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小合适的芯片实现.对于后者,我们需要一个比较精...... |
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| CPLD打乒乓球游戏电路仿真设计
| 关注: 2013-08-27 |
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一、 实验目的
（1） 学习用MAX+Plus II开发系统对可编程逻辑器件编程的方法；
（2） 学习“CPLD/FPGA数字发展实验箱”的使用方法以及把文件下载到CPLD芯片中的方法。二、 仿真电路设计及设计思路
仿真电路图如...... |
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| FPGA实现信号延时的方法
| 关注: 2013-08-27 |
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FPGA实现信号延时的方法汇总：
1、门延时数量级的延时（几个ns），可用逻辑门来完成，但告诉综合器不要将其优化掉（不精确，误差大，常常不被推荐）。比如用两个非门(用constraint 来告诉synthesizer 不要综合掉这些逻辑)。
2、使用de...... |
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| ISE仿真中需要注意的问题
| 关注: 2013-08-27 |
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| 在我们团队负责的项目光栅传感器系统高频并行解调算法的FPGA实现中，需要直接频率合成模块，因此我们想在FPGA上实现一个DDS芯片的功能，最近在BASYS板上调通了DDS模块，在功能仿真过程中我们发现在ISE环境下编写VHDL时...... |
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