| 有限状态机编码技巧
| 关注: 2013-08-27 |
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状态机的编码
a、状态机的编码。Biary、gray-code 编码使用最少的触发器，较多的组合逻辑。而one-hot编码反之。由于CPLD 更多的提供组合逻辑资源，而FPGA 更多的提供触发器资源，所以CPLD多使用gray-code，而FPGA多使用one...... |
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| MICROBLAZE的调试方法介绍
| 关注: 2013-08-27 |
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MICROBLAZE是XILINX提供的采用大端存储系统、指令和数据采用哈佛结构的32位软核，可在SPARTAN2，3和VIRTEX系统上运行，现对其调试方法做一个简单介绍，希望对有兴趣这方面开发的人有所帮助。
XILINX提供的调试环境...... |
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| Microblaze 与Chipscope pro
| 关注: 2013-08-27 |
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| 随着FPGA规模的不断增大，其封装形式大多向球形方式转移，这样使得传统的探针方式监测信号变得越来越困难。Chipscope pro是一种片内逻辑分析工具，它能通过JTAG口，将FPGA内部信号实时读出，传入计算机进行分析。它的基本...... |
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| Spartan-3配置接口
| 关注: 2013-08-27 |
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1） 接口电压
a..配置口和JTAG接口采用LVCOMS25标准，最小驱动为12毫安，快速翻转率。
b..这些用于配置的I/O口和用户I/O一样可以承受3.3V输入
c..用户I/O/配置双用管脚（如Din）采用Vcco供电，专用管脚采用Vccaux供电。2） 采用...... |
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| 异步FIFO结构
| 关注: 2013-08-27 |
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设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。
一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理...... |
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| 编写testbench的总结
| 关注: 2013-08-27 |
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激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wi...... |
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| 关于spartan-3电源问题
| 关注: 2013-08-27 |
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1.所需电源种类
FPGA所需电源包括：VCCINT，VCCO和VCCAUX，其中 VCCINT是核电压，对Spartan-3系列FPGA必须接固定的＋1.2V； VCCO是Bank电压，每个I/O Bank都有一组VCCO与之对应，VCCO推荐接＋2.5V或＋3.3V，其中在串行配置模...... |
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| SAA7111初始化的FPGA设计
| 关注: 2013-08-27 |
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| 在视频处理电路中使用Philips公司提供的可编程视频输入处理芯片SAA7111，大大降低了视频输入处理部分的设计难度，减小了电路板的制作尺寸，因此，它被广泛应用于视频桌面系统、图像多媒体、数字电视、图像处理和视频电...... |
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| ModelSim SE仿真Altera库的一些问题
| 关注: 2013-08-27 |
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1. modelsim怎么调用altera的库仿真啊？(megafunctions)
以前有个帖子说把quartus安装目录下的sim文件夹里面的文件编译进modelsim里面就可以了，可是sim文件夹里面我要的那个函数不是.v文件啊，还有他里面的一些.vhd文件...... |
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| Quartus II 调用ModelSim 仿真
| 关注: 2013-08-27 |
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下面是基于在Altera Quartus II 下如何调用ModelSim 进行仿真的一个实例。
不能否认，Quartus II（我用的7.0）无法像ISE 那样方便的直接调用ModelSim，而是需要额外的做一些工作。这确实给我们的仿真调试带来了一些...... |
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| ISE 详细步骤、作用及其理解
| 关注: 2013-08-27 |
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这里把仿真单独编号1） 新建工程2） 生成原文件
手段CORE Generator Module
Language Templates3） check syntax
① Behavioral simulate
我觉得从Synthesis and Simulation Design Guide 文件看，应该先RTL Simulation (th...... |
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| Verilog电话计费器的代码
| 关注: 2013-08-27 |
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/*信号定义：
clk： 时钟信号，本例中其频率值为1Hz；
decide： 电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示 长话，“11”表示特话；
dispmoney： 用来显示卡内余额，其单位为...... |
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| SystemVerilog语言简介
| 关注: 2013-08-27 |
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| SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更...... |
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