| 关于spartan-3电源问题
| 关注: 2013-08-27 |
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1.所需电源种类
FPGA所需电源包括：VCCINT，VCCO和VCCAUX，其中 VCCINT是核电压，对Spartan-3系列FPGA必须接固定的＋1.2V； VCCO是Bank电压，每个I/O Bank都有一组VCCO与之对应，VCCO推荐接＋2.5V或＋3.3V，其中在串行配置模...... |
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| SAA7111初始化的FPGA设计
| 关注: 2013-08-27 |
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| 在视频处理电路中使用Philips公司提供的可编程视频输入处理芯片SAA7111，大大降低了视频输入处理部分的设计难度，减小了电路板的制作尺寸，因此，它被广泛应用于视频桌面系统、图像多媒体、数字电视、图像处理和视频电...... |
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| ModelSim SE仿真Altera库的一些问题
| 关注: 2013-08-27 |
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1. modelsim怎么调用altera的库仿真啊？(megafunctions)
以前有个帖子说把quartus安装目录下的sim文件夹里面的文件编译进modelsim里面就可以了，可是sim文件夹里面我要的那个函数不是.v文件啊，还有他里面的一些.vhd文件...... |
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| Quartus II 调用ModelSim 仿真
| 关注: 2013-08-27 |
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下面是基于在Altera Quartus II 下如何调用ModelSim 进行仿真的一个实例。
不能否认，Quartus II（我用的7.0）无法像ISE 那样方便的直接调用ModelSim，而是需要额外的做一些工作。这确实给我们的仿真调试带来了一些...... |
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| ISE 详细步骤、作用及其理解
| 关注: 2013-08-27 |
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这里把仿真单独编号1） 新建工程2） 生成原文件
手段CORE Generator Module
Language Templates3） check syntax
① Behavioral simulate
我觉得从Synthesis and Simulation Design Guide 文件看，应该先RTL Simulation (th...... |
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| Verilog电话计费器的代码
| 关注: 2013-08-27 |
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/*信号定义：
clk： 时钟信号，本例中其频率值为1Hz；
decide： 电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示 长话，“11”表示特话；
dispmoney： 用来显示卡内余额，其单位为...... |
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| SystemVerilog语言简介
| 关注: 2013-08-27 |
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| SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更...... |
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| 在Nexar上实现一个完整的嵌入式系统
| 关注: 2013-08-27 |
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以下我们将结合一个实例来简要介绍一下如何在Nexar上实现一个完整的嵌入式系统设计过程。首先：创建一个新的FPGA工程
1、选择菜单 [menus]File>>New>>FPGA Project，在工程栏中将会显示新建的FPGA工程名，选择菜单[menus...... |
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| 让ISE8.1和ISE8.2的库共存于ModelSim6.0
| 关注: 2013-08-27 |
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（包含SmartModel）第一次compxlib - ISE8.1
1. 设置好XILINX环境变量：XILINX=D:ISE81
2. 设置好LMC_HOME环境变量: LMC_HOME=D:XilinxLibmti_pesmartmodel81
3. 确认modelsim.ini的读写状态（只读的话compxlib将新建一个mo...... |
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| SystemC安装及设计流程
| 关注: 2013-08-27 |
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1. SystemC Setup
从www.systemc.org下载最新的SystemC library，这里我们统一使用已经stable的2.1.v1版。在library下载到本地以后，需要进行一次性的安装流程。这个安装流程是利用用户所使用的编译环境编译用户所...... |
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| SystemC 2.1在Visual Studio 2005下使用
| 关注: 2013-08-27 |
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SystemC 2.1目前能在Visual Studio .NET 2003的环境下开发，移植到Visual Studio 2005之后会出现一些小问题。经研究，我们需要改动一些参数。步骤一：编译SystemC库
1.下载SystemC library source code 到http://www.syst...... |
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| 全数字锁相环的verilog源代码
| 关注: 2013-08-27 |
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仿真已通过
module dpll(reset,clk,signal_in,signal_out,syn);
parameter para_K=4;
parameter para_N=16;
input reset;
input clk;
input signal_in;
output signal_out;
output syn;
reg signal_out;
reg dpout;...... |
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| 对FPGA进行系统设计的Xilinx软件使用方法
| 关注: 2013-08-27 |
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| Situation: 在对FPGA设计进行最初步的系统规划的时候，需要进行模块划分，模块接口定义等工作。通常，我们只能在纸上进行设计。虽然在纸上我们可以很随意地书写，而用纸画的不方便就在于，如果对某一个模块进行较大改动，那么常...... |
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