基于FPGA EP2S60的SoPC系统设计

设计中设置对所有路径进行优化，并设置布线器尽最大努力满足设计的时序要求。在进一步的布线器参数设置中，选择全局时钟有效，这样虽然可能增加实际布线后延时，但是可以减少时钟偏斜，为系统整体时序设计的稳定性提供保障，同时也可以增强网络的驱动能力。

另外，中心处理器EP2S60支持多种电平模式，而各个bank支持的模式不尽相同。在最初的硬件电路设计中已经考虑到这一点，将外接PCI接口的引脚分配在器件的bank7和bank8上，这样可以充分利用器件设计好的优化路径，达到比较好的设计性能。在引脚分配中，需要对引脚的特性进行更详细的设置，具体应根据实际系统引脚分配的功能要求选择相应的电平标准，如PCI核接口选择3.3 V PCI电平标准。

2.2 程序代码的优化设计

Verilog语言是一种类C语言的硬件描述语言，在设计中首先要对所需实现的硬件电路结构和连接都十分清晰，然后再用适当的语言进行描述。在具体实现上，应综合考虑以下基本设计原则：

①面积和速度的平衡互换原则。如设计时序余量大，可以通过功能模块复用来减少消耗的芯片面积；如设计时序要求高，可采用“串并转换”和“乒乓操作”以面积换速度。

②硬件原则。从硬件角度进行程序开发。

③系统原则。以系统的眼光进行模块划分和各模块任务的分配。

④同步设计原则。同步设计易于提高设计的频率和设计的稳定性，当前的优化工具也多是针对同步时序的优化。

硬件程序设计的另一个重要方面是状态机的设计。课题中涉及4个状态机的设计。遵循好的状态机设计原则也是硬件程序开发中不可忽视的一方面。

状态机编码方式的选择：由于FPGA中提供较多的触发器资源，FPGA设计中多采用热键编码方式，综合器的综合约束属性界面下可以方便地改变状态编码方式。

初始化状态和默认状态：为避免上电不能正确进入初始状态，设计中初始状态编码为全零；同时为保证逻辑不会陷入死循环，设计语句中应注意完备化设计。

采用两段式状态机设计方法：将状态转移单独写成一个模块，将状态的操作和判断写到另一个模块中，这样可以将同步时序和组合逻辑分别放置于不同的逻辑块，利于综合器优化代码和布线器实现设计。