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对于复杂的设计来说，Verilog代码覆盖率检查是检查验证工作是否完全的重要方法，代码覆盖率（codecoverge）可以指示Verilog代码描述的功能有多少在仿真过程中被验证过了，代码覆盖率分析包括以下分析内容。
1、语句覆盖率（statementcoverge），又称为声明覆盖率，用于分析每个声明在验证过程中执行的次数。例如：
always@(areq0orareq1)
begin
gnt0=0;//声明
if(areq0==1)
gnt=1;//声明2
end
仿真过程结束后将给出报告，说明整个仿真过程中每个声明执行了多少次。如果某些声明没有执行过，则需要进行补充仿真。
2、路径覆盖率（pathcoverge），在设计中往往使用分支控制语句来根据不同的条件进行不同的操作，路径覆盖率分析可以指出所有分支是否执行了，路径覆盖率分析主要以if-else语句的各种分支为分析对象。例如：
If(areq0)
begin
……
end
If(areq1)
begin
……。。
End
这段代码中存在4条路径，分别对应着从areq0=0，areq0=1，areq1=0，areq1=1，经覆盖率就是要分析整个验证过程中所有分支路径都曾经出现过。
3、状态机覆盖率（statemachinecoverge）用于统计在仿真过程中状态机发生了哪些跳转，这种分析可以防止验证过程中某些状态跳转从来没有发生过，从而造成设计隐患。
4、触发覆盖率（triggeringcoverge）分析用于检查在仿真过程中某些局部电路是否发生过由于某个信号的变化而触发进行运算和操作的情况。例如：
always@(areq0orareq1orareq2)
begin
……。。
End
触发覆盖率分析会检查该电路是否由于areq0、areq1、areq2的变化而被执行，如果仿真过程中没有出现过因某个信号（如areq2）的变化而执行电路功能的情况，那么就会给出提示，验证者需要在testbench中补充测试内容，以避免存在设计缺陷。
5、表达式覆盖率分析(expressioncoverge)，用于检查布尔表达式验证的充分性。例如：下面是连续赋值语句：
assignareq=areq0||areq1;
可能出现的信号值组合如下：
areq0=0areq1=0
areq0=0areq1=1
areq0=1areq1=0
areq0=1areq1=1
表达式覆盖率分析，该分析针对的是这些组合在整个验证过程中是否出现过，并给出那些组合从未出的。
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