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存储器组设计和控制
S3C44B0X 有 6 组 ROM/SRAM(ROM0 组为 Boot ROM)和 2 组 ROM/SRAM/FP/EDO/SDRAM.
S3C44B0X 中的系统管理能够通过 S/W 控制每组的访问时间、数据总线宽度，ROM/SRAM 组的访问时间和 FP/EDO/SDRAM 组被系统管理寄存器中的 BANKCON0-7 和 BANKCON6-7 控制。组 6-7 的类型需要相同.（例如 ROM&ROM,SDRAM&SDRAM）每组 ROM/SRAM/DRAM 的数据宽度受 BWSCON 控制寄存器控制。
ROM 组 0 用于 Boot ROM 组，因此组 0 受 H/W 控制，OM[1:0]用于这个目的的。
当系统复位时，通过专用的命令，LDMIA和STMIA对 BWSCON,BANKCON0-7,BANKSIZE, MRSRB6/7实施控制。例如下面代码用来配置特殊功能寄存器。
特殊功能寄存器配置代码：
ROM/SRAM组的设计
ROM/SRAM 组 1-7，可以有着不同的数据总线宽度，总线宽度是受 S/W 控制的，一个 ROM/SRAM 组1-7 的设计样例如图 4-6，图 4-7，图 4-8 和图 4-9 所示
图 4-6.单字节 EEPROM/SRAM Banks 设计
图 4-7.半字 EEPROM/SRAM 组设计
图 4-8.用半字 SRAM 设计的半字 SRAM 组
图 4-9.字 EEPROM/SRAM 组设计 S3C44B0X的 EDO DRAM组的设计
DRAM 组 6-7，可以有着不同的数据总线宽度，并且数据总线宽度由 S/W，一个 BWSCON 特殊功能寄存器组控制的。DRAM 组 6-7 的一个设计样例如图 4-10 和 4-11 所示。
图 4-10.半字 EDO/Normal DRAM 组设计
图 4-11.字 EDO/Normal DRAM 组 S3C44B0X的 SDRAM 组的设计
S3C44B0X 同步 DRAM 接口特性如下：
- SDRAM 的最大行地址：10 位
- CAS 延迟：2/3 周期
表 4-3.SDRAM 组地址配置
SDRAM 需要的接口引脚是 CKE,SCLK,nSCS[1:0],nSCAS,nSRAS,DQM[3:0],ADDR[12]/AP.
SDRAM 的设计样例如图 4-12，图 4-13 所示
图 4-12.半字元件设计半字 SDRAM
图 4-13.用半字元件设计字 SDRAM
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