4：LVDS的特点
LVDS的特点是电流驱动模式，低电压摆幅350mV可以提供更高的信号传输速率，使用差分传输的方式可以使信号的噪声和EMI都减少：
A、低的输出电压摆幅(350mV)
B、低的信号边缘变化率, dV/dt 0.350V/0.5ns = 0.7V/ns
C、差分特征是磁干扰相互抵销。
D、软的输出切换
E、最小的Icc切换电流变化。
同时由于使用电流驱动模式，对LVDS电路的匹配方式极为简单，可以有以下两种方式
图3：LVDS接口信号的匹配图
其中第一种方式最为简单，也最为实用。对第二种匹配方式对共模干扰有更好的抑制作用，但是因为差分信号本身的特点一般是没有必要的，这种匹配方式对PCB设计是的布线的难度加大，这对于高密度的PCB板的设计是不利的。对于LVDS的接收端一般可以忍受大范围的共模对地偏压。一般LVDS收端可以忍受＋/-1V的在发端地和收端地之间的地漂移。LVDS的典型的驱动偏置是1.2V，加上可以承受的地漂移收端的偏置可以从0.2V到2.2V。推荐的收端输入电压范围是从地到2.4V。参见下图：
图4：LVDS的逻辑电平图
5：LVDS的设计
5.1：LVDS在PCB上的应用
LVDS在PCB的应用应该注意遵循以下准则：
- 对LVDS的使用，不论信号的数量多少，都建议使用多层板，最少四层设置，LVDS、GROUND、POWER、TTL。
- 对LVDS信号和其它信号比如TTL信号，最好能使用不同的走线层，如果因为设计限制必须使用同一层走线，LVDS和TTL的距离应该足够远，至少应该大于3~5倍差分线间距。
- 保证收发器到接插件的距离足够短，防止由于STUB线过长引起信号的崎变，一般要求距离小于10mm。
- 对收发器的电压和地使用滤波电容，滤波电容的位置应该尽量靠近电源和地管脚，滤波电容的值可以参照器件手册。
- 对电源和地管脚与参考平面的连接应该使用短和粗的连线连接。同时使用多点连接。
- 保证地电流回路短而粗。
- 对走线的阻抗要求进行控制，一般差分阻抗控制在100欧姆。匹配电阻的阻值可以进行调整。
- 对走线方式的选择没有限制，微带线和带状线均可，但是必须注意有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应该大于3~5倍差分线间距。
- 对接收端的匹配电阻到接收管脚的距离要尽量的靠近，一般应小于7mm，最大不能超过12mm。
- 未使用的管脚可以悬空。
5.2：LVDS在电缆中的使用
LVDS在电缆中的使用同在PCB中的使用方式并无大的差别，需要注意在不同电缆中LVDS差分信号需要不同的排布方式。
Ribbon Cable 不适合用作LVDS传输的介质，如果要使用应该保证地线同信号线间隔，电缆的长度尽可能短，信号的速率要尽可能低。屏蔽双绞线比较适合作为LVDS传输的介质，CAT3电缆可以传输5m，CAT5电缆可以传输更远距离的LVDS信号。
5.3：LVDS在接插件中的信号分布和应用
LVDS在接插件的信号的分布布不同造成的串扰的差别是很大的。但是有一点必须保证的是对于差分信号线的周围都必须有地针，也就是说对不同的信号线是不允许相邻排布的。下面的LVDS信号的排布可以说是一种比较好的排布方式，不但满足了上述的基本要求，同时接插件的利益率也很高。具体可参考下图对于实际的系统中应该使用怎样的信号排布，要遵循的主要原则是：
- 对称。在一对差分信号线中，两条信号线的路径要一致，要布置在相邻的PIN上。
- 信号线与地线的比例。稳妥的做法是保持信号地的比例为1:1，并且，用地线把信号线分离开。这样的比例可以保证信号回流路径的顺畅和信号间较低的串扰。
- 接插件的选择。这与系统的成本和对信号质量的要求有关。不同的接插件有不同的电气性能。目前，公司常用的接插件为2mm接插件，信号的速率在1.25Gbps的情况下，仍然能够保持很好的性能。在信号速率超过2G的情况下，建议采用HS-3接插件。
6：LVDS信号的测试
LVDS信号的测试应该使用宽带数字采样示波器和宽带高阻抗探头。
1，选择示波器的要求
首先，示波器的带宽应该满足被测试信号的带宽要求。LVDS信号的模拟带宽取决于信号的边沿时间，不等于信号的比特速率，一般都比信号的比特速率高的多。如622Mbps的信号的带宽可能高达1GHz。因此，选择示波器时需要注意信号的带宽要求。
2，探头的选择
由于LVDS信号是差分信号，因此，应该尽量采用差分探头，如TEK公司的P6247等。如果没有差分探头，可以考虑使用两个单端探头，如TEK公司的P6245等。对于在线测试，要求示波器的探头为高阻输入。并且，由于LVDS信号的速率一般比较高，示波器探头的寄生电容也应当选择比较低的型号。此外，还可以把示波器作为LVDS信号的负载的形式来测试。一般采用一对50欧姆同轴电缆把信号引入到示波器的输入端，同时，断开板上原有的负载。 在这种情况下，要求示波器要有50欧姆输入。同轴电缆的带宽一般都可以达到要求，不需要考虑带宽的影响。
3，测试方式
LVDS信号属于高速数字信号，可以采用眼图测试的方式来观察信号的质量。
7：LVDS器件应用举例
下面以DS90CR217/218为例对LVDS的器件应用加以说明。
图5： DS90CR217/218器件的原理图
时序要求：该芯片组内部有PLL，用于在发送端产生发送时钟，以及在接收端恢复时钟。在LVDS高速码流中，每一比特位的宽度为发送时钟周期的1/7。如果发送时钟为85M，周期就是11.76ns，那么，LVDS码流的比特位宽为1.68ns 。同一差分线对中两条线间的相位差、差分线对之间的相位差、以及时钟的抖动都会减小LVDS信号的采样窗口。因此，必须保证发送器的时钟抖动尽可能小，PLL的电源脚应单独处理，要有足够的去藕电容（要求0.1uF 、0.01uF 、0.001uF各一个）。此外，同一芯片上的差分信号线应严格等长，使差分线对之间、差分线对中的两条线间的相位差应尽量小，以便给接收端留出尽量多的采样余量。试验表明，在差分线的长度控制得较好的情况下，用2071ASL（jetter Max<300ps）或50ppm 的晶振是可以满足要求的。
上电时序及三态：在VCC电源电压到达2V之前，发送器的输出保持三态，当powerdown高于1.5V ，VCC到达3V后10ms，数据和时钟输出端开始有效。任何时刻，当Powerdown 端置低，100ns 后发送器三态；1us 后，接收器三态。任意时刻，发送器掉电后，接收器的输入/输出时钟将立即停止，同时，数据输出端将保持时钟停振时的状态。接收器掉电时，其输入端将由内部的一个二极管上拉到VCC。
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